Wiki Library
전체 위키 탐색
전공정
반도체 제조 흐름
설계가 끝난 칩을 실제 동작하는 부품으로 만들기 위해 거치는 ‘웨이퍼 입고 → 전공정 → 후공정 → 테스트 → 출하’의 큰 흐름. 전공정만 600~1,500단계, 전체적으로는 수천 단계에 이르는 복합 공정 흐름이다.
웨이퍼 (Wafer)
원통형 단결정 실리콘 잉곳을 얇게 잘라 거울처럼 매끈하게 다듬은 ‘반도체의 출발 재료’. 12인치(300mm) 웨이퍼가 첨단 라인의 표준이며, 한 장 위에서 수십~수백 개의 칩이 동시에 만들어진다.
산화 공정 (Oxidation)
실리콘 표면에 고온의 산소(또는 수증기) 분위기에서 SiO₂ 박막을 자라게 하는 공정. 게이트 산화막, 마스크 산화막, 절연막 등 트랜지스터와 회로의 가장 기본적인 절연 구조를 만드는 데 쓰인다.
포토 공정 (Photolithography)
빛으로 마스크의 회로 패턴을 빛에 민감한 포토레지스트(PR)에 옮겨, 식각·이온주입 등의 후속 공정을 위한 ‘마스크 패턴’을 웨이퍼 위에 만드는 공정. 회로 선폭과 층간 정렬 품질을 결정하는 핵심 제조 단계다.
포토마스크 (Photomask)
한 층의 회로 패턴이 그려진 ‘유리·석영 기판 위 금속 패턴 판’. 노광기에서 빛이 통과·반사되며 이 패턴이 웨이퍼에 축소 투영된다. 첨단 노드에서는 마스크 한 세트의 가격이 수십~수백억 원에 달한다.
EUV 노광 (Extreme Ultraviolet Lithography)
13.5nm 파장의 극자외선을 이용해 한 번의 노광으로 매우 미세한 패턴을 그려 내는 차세대 노광 기술. ASML의 NXE·EXE 시리즈 스캐너가 사실상 단일 공급사이며, 첨단 로직과 D램 양산의 결정적 도구다.
식각 공정 (Etch)
포토 공정으로 만든 PR 패턴을 마스크로 삼아, 그 아래의 박막(산화막·질화막·금속·실리콘 등)을 화학·물리적으로 깎아 회로 패턴을 실제 형상으로 옮기는 공정.
건식 식각 (Dry Etch / Plasma Etch)
진공 챔버에서 가스에 RF 또는 마이크로파를 가해 만든 플라즈마의 라디칼·이온으로 박막을 깎는 식각 방식. 미세 패턴 형성의 표준이며, 첨단 노드 식각의 사실상 전부를 차지한다.
습식 식각 (Wet Etch)
약액(액체 화학물질)에 웨이퍼를 담그거나 분사해 박막을 화학 반응으로 녹여 내는 식각 방식. 등방성 식각·잔류 제거·박막 일괄 박리·세정 보조에 폭넓게 사용된다.
증착 공정 (Deposition)
웨이퍼 표면에 절연막·도전막·반도체 박막을 ‘얹어 자라게 하는’ 공정. CVD, ALD, PVD, 전기도금 등 여러 방식이 응용·박막 종류에 따라 사용된다.
PVD (Physical Vapor Deposition)
타깃에 이온을 충돌시켜 떨어져 나온 원자를 웨이퍼에 쌓는 ‘물리 기상 증착’. 알루미늄·타이타늄·구리 시드 같은 메탈 박막을 빠르게 두껍게 형성하는 데 사용된다.
CVD (Chemical Vapor Deposition)
가스를 챔버에 주입한 뒤 열·플라즈마 등으로 분해해 박막을 자라게 하는 ‘화학 기상 증착’. 산화막·질화막·메탈 등 폭넓은 박막을 빠르고 비교적 두껍게 만들 수 있어, 양산 라인의 ‘기둥’ 역할을 하는 증착 방식이다.
ALD (Atomic Layer Deposition)
한 펄스에 표면 한 층만 자기 제한적으로 흡착·반응시키는 사이클을 반복해 박막을 ‘원자층 단위’로 정밀하게 쌓는 증착 기법. High-k 게이트, D램 캐패시터, 3D 낸드 채널, 첨단 베리어 메탈에 필수적이다.
이온주입 (Ion Implantation)
원하는 도펀트(B, P, As, BF₂, In, Ge 등)를 이온화해 고전압으로 가속한 뒤, 웨이퍼에 직접 ‘쏘아’ 결정 격자 안에 주입하는 도핑 공정. 트랜지스터의 전기 특성을 결정하는 핵심 공정이다.
열처리 (Annealing)
이온주입 후 결정 손상을 회복시키고 도펀트를 활성화하거나, 박막의 결정성·응력·계면 품질을 개선하기 위해 웨이퍼를 일정 온도·시간 동안 가열하는 공정.
CMP (Chemical Mechanical Planarization)
연마 패드와 슬러리(연마액)를 이용해 웨이퍼 표면을 화학·기계적으로 동시에 평탄화하는 공정. 다층 배선·STI·다마신·HBM TSV 같은 첨단 공정에 필수다.
세정 공정 (Cleaning)
웨이퍼 표면의 입자(particle), 금속 오염, 유기 오염, 자연 산화막, 공정 잔류물을 제거해 후속 공정의 결함과 수율 저하를 막는 공정. 한 칩을 만드는 동안 수십~수백 회 반복된다.
금속 배선 (Metal Interconnect / BEOL)
트랜지스터들을 서로 연결해 회로를 완성하는 다층 금속 배선 구조. 한 칩에 8~15층의 금속이 절연막과 함께 적층되며, 신호 지연·전력·신뢰성의 큰 부분을 결정한다.
계측 (Metrology)
공정 결과(두께, 폭, 깊이, 균일도, 결정성, 결함 위치 등)를 정밀하게 측정해 SPC·결함 분석·수율 향상에 사용하는 일련의 측정 기술. 공정의 ‘눈’ 역할을 한다.
결함 (Defect)
회로 동작이나 신뢰성에 영향을 미치는 ‘잘못된 부분’의 총칭. 입자 결함, 패턴 결함, 결정 결함, 전기적 결함, 신뢰성 결함 등 종류와 발생 단계가 매우 다양하다.
수율 (Yield)
양산된 웨이퍼 또는 패키지 중 사양을 충족하는 양품의 비율. 같은 노드·같은 디자인이라도 수율 차이가 곧 수익성 차이를 만들기 때문에, 수율은 반도체 회사의 ‘진짜 KPI’다.
EDS (Electrical Die Sorting)
전공정이 끝난 웨이퍼의 모든 다이를 프로브 카드로 콘택트해 동작 시험을 하고, 양품·불량을 판정·표시하는 ‘전공정 끝 단의 첫 테스트’ 공정.
패키징
패키징 (Packaging)
완성된 칩(다이)을 외부와 전기·기계적으로 연결하고, 외부 환경(열·습기·충격)으로부터 보호하기 위한 ‘껍데기와 인터커넥션’을 만드는 후공정 단계.
와이어 본딩 (Wire Bonding)
다이의 IO 패드와 패키지 리드/기판 패드를 가는 금속 와이어로 한 패드씩 잇는 인터커넥션 방식. 1957년에 등장한 가장 오래된 본딩 기술이지만, 지금도 메모리·MCU·전력반도체·LED 등 거대한 시장을 차지한다.
플립칩 (Flip Chip)
다이를 거꾸로 뒤집어 IO 패드 위에 만든 솔더 범프 또는 마이크로 범프로 기판에 직접 본딩하는 인터커넥션 방식. 와이어 본딩 대비 신호 무결성·전력 분배·발열에서 유리하다.
패키지 기판 (Substrate)
다이가 올라가 솔더볼·핀과 연결되는 ‘작은 PCB’ 역할의 기판. BT, ABF 같은 재료로 만들어지며, 첨단 패키지일수록 기판의 면적·층수·미세 배선 능력이 결정적이다.
TSV (Through-Silicon Via)
실리콘 다이를 위에서 아래로 관통하는 비아(전도성 통로). 다이를 수직으로 적층할 때 위·아래 다이를 직접 연결하는 핵심 인터커넥션이며, HBM과 인터포저 양쪽에서 결정적인 역할을 한다.
인터포저 (Interposer)
여러 다이를 그 위에 올리고 미세 RDL과 TSV로 다이 간 신호·전력을 연결하는 ‘중간 기판’. 2.5D 첨단 패키지의 핵심 부품이며, 본 위키 서비스 이름의 어원이기도 하다.
첨단 패키징 (Advanced Packaging)
미세화가 한계에 다다른 무어의 법칙을 보완하기 위해, 여러 다이를 인터포저·TSV·하이브리드 본딩으로 ‘잘 붙이고 잘 연결하는’ 이종집적(heterogeneous integration) 기술의 총칭. AI 가속기 시대의 핵심.
하이브리드 본딩 (Hybrid Bonding)
다이 표면의 SiO₂끼리, Cu 패드끼리 직접 본딩해 마이크로 범프 없이 매우 미세한 피치(1μm 이하)로 다이를 적층·연결하는 차세대 인터커넥션 기술.
칩렛 (Chiplet)
큰 단일 다이를 ‘작은 다이 여러 개(칩렛)’로 쪼개 만든 뒤, 첨단 패키징으로 다시 조립해 한 패키지를 완성하는 설계·제조 패러다임. 미세화 한계를 비용·수율 측면에서 우회하는 핵심 전략.
HBM (High Bandwidth Memory)
D램 다이를 4·8·12·16단으로 적층하고 TSV로 수직 연결해 1024비트 이상의 광폭 인터페이스를 갖춘 ‘초고대역폭 메모리’. AI 가속기·HPC·그래픽의 표준 메모리로 자리잡았다.
기초·소자
반도체 산업 지도
설계(IP/팹리스) → 제조(파운드리/IDM) → 후공정(OSAT) → 소부장(소재·부품·장비) → 세트(메모리·SoC를 사용하는 완제품) 까지 이어지는 반도체 밸류체인 전체를 한눈에 보여주는 지도.
트랜지스터
전류 또는 전압 신호를 ‘증폭’하거나 ‘스위칭’하는 반도체 소자. 현대 디지털 회로의 가장 작고 가장 많은 부품이며, 메모리·로직·아날로그 칩 모두의 기본 단위다.
CMOS (Complementary MOS)
n채널 MOSFET과 p채널 MOSFET을 짝지어 ‘쉬는 동안 거의 전류를 쓰지 않는’ 구조로 만든 디지털 회로 기술. 거의 모든 현대 로직·SoC·메모리 주변 회로의 표준이다.
DRAM (Dynamic Random Access Memory)
‘트랜지스터 1개 + 커패시터 1개(1T1C)’ 셀로 이루어진 휘발성 메모리. 빠른 읽기/쓰기와 높은 집적도를 동시에 가져 PC·서버·모바일·AI 가속기의 ‘작업용 메모리’로 사용된다.
NAND Flash
플로팅 게이트 또는 차지 트랩에 전자를 가두어 비휘발성으로 정보를 저장하는 메모리. 셀을 직렬로 길게 늘어 세운 ‘NAND 스트링’ 구조 덕분에 고집적·저비용을 달성해 SSD·USB·스마트폰 저장장치의 기반이 됐다.
소재
실리콘 (Silicon)
주기율표 14족의 반도체 원소(원자번호 14, Si). 적절한 도핑으로 도체와 절연체 사이의 전기 특성을 자유롭게 만들 수 있어, 거의 모든 현대 반도체의 기본 재료로 자리잡았다.
포토레지스트 (Photoresist, PR)
빛에 노출되면 화학 구조가 변해 현상액에 녹는(또는 안 녹는) 성질이 바뀌는 ‘빛에 민감한 고분자 박막’. 포토 공정에서 마스크 패턴을 웨이퍼로 옮기는 핵심 소재다.
전구체 (Precursor)
CVD·ALD 공정에서 박막을 자라게 하기 위해 챔버에 공급되는 ‘반응 직전 단계의 소재’ 가스 또는 액체. 분자 구조가 박막의 조성·균일도·결함을 직접 결정한다.
CMP 슬러리 (Slurry)
CMP 공정에서 박막 표면을 화학·기계적으로 깎기 위해 사용되는 ‘연마 입자 + 화학물’ 혼합액. 박막 종류와 응용에 따라 수십 종이 사용된다.
Low-k 절연막 (Low-k Dielectric)
BEOL 다층 메탈 사이의 라인 간 커패시턴스를 줄여 RC 지연을 작게 만들기 위해 개발된 ‘낮은 유전율’ 절연막. SiO₂(k≈4.0)보다 낮은 유전율을 가지며, k가 낮을수록 신호 지연·전력이 줄어든다.
산업
메모리 vs 시스템 반도체
같은 ‘반도체’라는 이름 아래 묶이지만, 표준 제품을 대량 생산해 가격으로 경쟁하는 메모리와, 응용·고객마다 칩이 달라 다품종·고부가로 경쟁하는 시스템 반도체는 산업 구조·수익 모델·기술 경쟁력이 본질적으로 다른 두 산업이다.
파운드리 (Foundry)
설계는 하지 않고, 팹리스나 IDM이 가져온 설계 데이터(GDS)를 받아 웨이퍼 위에 칩을 ‘제조’만 해 주는 전문 위탁생산 사업 모델. TSMC가 1987년 모리스 창에 의해 창업되며 본격화됐다.
팹리스 (Fabless)
공장(Fab)을 갖지 않고 칩을 ‘설계’만 한 뒤, 파운드리에 제조를 맡기고 OSAT에 패키징·테스트를 위탁해 자기 브랜드로 칩을 판매하는 사업 모델.
IDM (Integrated Device Manufacturer)
설계, 제조, 패키징, 테스트, 마케팅까지 칩 가치사슬 전체를 한 회사 안에서 수직 통합해 운영하는 사업 모델. 인텔·삼성전자(메모리)·SK하이닉스·마이크론·ST마이크로·인피니언이 대표적이다.
OSAT (Outsourced Semiconductor Assembly and Test)
파운드리·IDM에서 만들어진 웨이퍼를 받아 칩 절단(다이싱), 패키징, 최종 테스트, 출하까지 후공정을 전문으로 위탁 수행하는 사업자. 첨단 패키징 시대에는 단순 조립이 아니라 ‘이종집적 솔루션 사업자’로 변하고 있다.
소부장 (소재·부품·장비)
반도체를 만들기 위해 필요한 소재(웨이퍼·포토레지스트·전구체·슬러리), 부품(밸브·필터·셔터·O링·서셉터), 장비(노광·식각·증착·CMP·계측 장비)를 통칭하는 말. 한국에서는 2019년 일본 수출 규제를 계기로 본격적으로 정책·산업 용어로 자리잡았다.
직무
공정기술 엔지니어
특정 단위공정(예: 식각, 증착, 포토)을 책임지고 공정 레시피, 결함, 수율, 신뢰성을 관리하는 엔지니어. 양산 라인의 ‘공정 단위 오너’이자 신제품 양산화의 실무 책임자다.
설비기술 엔지니어
포토·식각·증착·이온주입·CMP·세정 등 각 단위공정의 ‘장비’를 책임지는 엔지니어. 가동률(UP), 평균 가동 시간(MTBF), 평균 복구 시간(MTTR), 예방 정비 효율을 높이는 것이 핵심 KPI다.
품질·신뢰성 엔지니어
완성된 칩이 ‘처음에도 잘 동작하고, 오랫동안 잘 동작하며, 극한 환경에서도 깨지지 않는지’를 통계적·물리적으로 검증·관리하는 엔지니어. 자동차·서버·의료기기 등 고신뢰 응용에서 특히 중요하다.