산화 공정 (Oxidation)

산화 공정의 원리

산화 공정은 반도체 공정 중에서 가장 ‘오래된 친구’ 중 하나다.

실리콘은 공기 중에서도 자연스럽게 얇은 산화막(자연 산화막, native oxide)을 형성하지만, 양산용 산화막은 의도적으로 분위기를 제어한 고온 환경에서 자라게 한다.

가장 단순한 모델은 ‘디일–그로브(Deal-Grove)’ 모델이다.

산소가 산화막을 통해 실리콘 표면까지 확산해 들어가, 그곳에서 실리콘과 반응해 새로운 SiO₂를 만든다.

그래서 산화는 ‘위에 얹는 게 아니라, 실리콘이 안쪽으로 깎이며 자라는’ 공정이다. 100nm가 자라면 약 44nm는 원래 실리콘 자리를 차지하고, 56nm는 위로 올라온다는 것이 잘 알려진 비율이다.

Deal-Grove 산화 모델 그래프 · 이미지 출처: Wikimedia Commons

건식·습식 산화의 차이

건식 산화는 O₂ 가스만으로 1,000~1,200도에서 진행된다.

천천히 자라지만 막의 품질이 매우 좋고, 게이트 산화막처럼 얇고 신뢰성이 중요한 막에 사용된다.

습식 산화는 H₂O(수증기) 또는 H₂+O₂ 연소를 통해 산소와 수증기를 함께 공급한다.

빠르게 자라지만 막 안에 H가 일부 들어가 신뢰성은 다소 떨어진다.

두꺼운 절연막, 필드 산화막처럼 두께 우선 응용에 사용된다.

RTO(Rapid Thermal Oxidation)는 짧은 시간에 1,000도 이상으로 가열해 매우 얇은 막을 정밀하게 만든다.

게이트 산화막과 High-k 전환

게이트 산화막은 트랜지스터의 ‘심장’ 가까이에 있는 막이다.

트랜지스터가 작아질수록 게이트 산화막도 얇아져야 게이트가 채널을 잘 제어할 수 있는데, 일정 두께(약 1.2nm) 이하로 가면 SiO₂에서도 ‘직접 터널링’으로 게이트 누설이 폭증한다.

그래서 45nm 이후로는 SiO₂만 쓰는 것이 한계에 부딪쳤고, 32nm/28nm 노드부터 HfO₂ 같은 High-k 산화물을 게이트 절연막으로 도입했다.

인텔이 ‘HKMG(High-k Metal Gate)’를 45nm에서 처음 양산 도입한 것이 대표적인 사건이다.

게이트 산화막은 더 이상 ‘실리콘에서 자라는 SiO₂’ 단일 층이 아니라, ALD로 증착한 HfO₂가 SiO₂(또는 SiON) 계면층 위에 얹힌 다층 구조로 진화했다.

RTO와 ALD 산화막

다른 산화막들도 여전히 중요하다.

STI(Shallow Trench Isolation) 안쪽 라이너 산화막, 폴리실리콘 캡핑 산화막, 측벽 산화막, 게이트 측면 스페이서 산화막, 패시베이션 산화막 등 회로 한 칩에 수십 종의 산화막이 들어 있다.

일부는 산화로, 일부는 ALD/CVD 증착으로 만들어진다.

산화막의 신뢰성: BV, TDDB, 계면 결함

산화막의 신뢰성은 신뢰성 시험에서 직접적으로 측정된다.

절연 파괴 전압(BV), TDDB(Time Dependent Dielectric Breakdown), QBD(Charge to Breakdown), 계면 트랩 밀도(Dit) 같은 지표가 사용된다.

게이트 산화막에 인가되는 전압이 높거나 막에 결함이 있으면 ‘소프트 브레이크다운 → 하드 브레이크다운’으로 넘어가며 트랜지스터가 망가진다.

그래서 산화 공정 후에는 H₂ 분위기에서 어닐(forming gas annealing)을 해 계면 결함을 H로 패시베이션 한다.

산화막 두께·균일도 계측

산화막 두께와 굴절률 측정에는 분광 엘립소미터(spectroscopic ellipsometer)가 가장 보편적이다.

매우 얇은 막(1nm 수준)은 X-ray 광전자 분광(XPS), 투과전자현미경(TEM)으로 계면 두께를 직접 본다.

균일도는 같은 웨이퍼 위 49 또는 121 포인트를 측정해 표준편차를 평가한다.

산화 공정 자체는 단순하지만, ‘얇고 깨끗한 산화막’을 안정적으로 만드는 일은 사전 세정과 분위기 제어, 그리고 후속 어닐의 종합 게임이다.

그래서 양산 라인의 산화 공정은 클린 가스, 정밀한 온도 제어 퍼니스 또는 RTP, 그리고 매우 깨끗한 챔버 환경을 동시에 요구한다.