수율 (Yield)

수율의 정의와 종류

수율은 ‘얼마나 많은 양품을 만들어 냈는가’를 표현하는 가장 단순한 비율이다.

웨이퍼 수율은 한 장의 웨이퍼에 들어 있는 다이 중 EDS를 통과한 다이의 비율이고, 패키지 수율은 EDS 통과 다이 중 패키지 후 FT까지 통과한 비율이다.

라인 수율은 입고된 웨이퍼 중 양산 흐름에서 폐기되지 않고 끝까지 도달한 비율이다.

같은 디자인, 같은 노드라도 수율이 5%만 달라지면 수익성이 크게 갈리기 때문에, 수율은 양산 라인의 ‘진짜 KPI’다.

수율과 결함 밀도의 관계

수율 손실의 원인은 다양하다.

첫째, 랜덤 결함이다.

클린룸 입자, 챔버 부산물, 슬러리 잔류 같은 외부 입자가 패턴을 단락·단선시키는 가장 흔한 손실이다.

둘째, 패턴 결함이다.

포토 결함(PR 잔류, 미스얼라인), 식각 결함(언더에치, 노치), 증착 결함(보이드, 핀홀), CMP 결함(디싱, 스크래치) 등이다.

셋째, 공정 변동이다.

CD가 사양에서 벗어나거나, 두께·굴절률이 변동해 회로 동작이 마진을 벗어난다.

넷째, 설계 마진 부족이다.

같은 공정에서도 설계가 마진을 충분히 두지 않으면 작은 변동에도 fail이 생긴다.

칩 면적이 수율에 미치는 영향

결함 밀도와 수율의 관계는 통계 모델로 추정한다.

가장 단순한 D0 모델은 ‘다이 면적과 결함 밀도가 주어졌을 때, 다이 하나에 결함이 0개 있을 확률’을 푸아송 분포로 표현한다.

Y = exp(−A·D0), 여기서 A는 다이 면적, D0는 cm² 당 결함 밀도다.

더 정교한 모델로는 결함 분포의 클러스터링을 고려한 Negative Binomial 모델, Murphy 모델 등이 있다.

핵심은 ‘다이 면적이 클수록 수율이 지수적으로 떨어진다’는 점이다.

수율 향상의 일반적인 흐름

칩 면적이 수율에 미치는 영향은 첨단 노드의 큰 화두다.

NVIDIA H100, B200 같은 AI 가속기는 다이 면적이 800mm²에 달하고, 일부 칩은 ‘레티클 한계(약 858mm²)’에 가까워진다.

같은 결함 밀도에서도 다이가 크면 수율이 매우 낮아진다.

이를 해결하기 위해 ‘칩렛(chiplet)’으로 큰 칩을 작은 다이 여러 개로 쪼개고, 첨단 패키징(CoWoS, EMIB)으로 다시 합치는 방향이 산업 전체의 흐름이 됐다.

메모리와 시스템 반도체 수율 차이

수율 향상의 일반적인 흐름은 ‘결함 분류 → root cause 분석 → 공정 보정 → 효과 검증’의 사이클이다.

EDS 결과의 결함 맵을 보고 패턴이 보이면(예: 웨이퍼 가장자리에 모인 결함, 특정 슬롯 위치 결함, 특정 다이 위치 fail), 어떤 공정 단계가 그런 패턴을 만들 수 있는지 추정한다.

후속 SEM·TEM·EDS 데이터 마이닝으로 root cause를 찾고, 공정 레시피·장비 PM·약액 농도 등을 조정한다.

변경 후 split 실험으로 효과를 확인하고, 효과가 분명하면 양산 레시피로 전환한다.

수율 데이터의 활용

메모리와 시스템 반도체의 수율 관리는 결이 다르다.

메모리는 셀 수가 많고 표준화돼 있어, 수율 모델·결함 통계·리페어가 매우 정교하다.

EDS 단계에서 불량 셀을 대체하는 리페어가 양품 비율을 끌어올리고, 같은 다이라도 동작 가능 속도(DDR5-5600, 6400, 7200 등)에 따라 다른 빈으로 판매된다.

시스템 반도체는 칩 종류가 다양하고 회로 구조가 복잡해, 동일한 패턴 결함도 칩에 따라 영향이 다르다.

그래서 결함 분류와 빈닝 기준이 칩마다 다르다.

수율 데이터는 단순히 ‘좋다/나쁘다’ 판단을 넘어, ‘어디를 더 보아야 하는가’를 알려준다.

수율 엔지니어는 EDS 데이터, 결함 맵, 공정 이력, 결함 분석 결과를 결합해 ‘만성 수율 손실’과 ‘일시적 수율 손실’을 분리하고, 만성은 공정·설계 개선으로, 일시적은 챔버·약액·인력 운영 측면에서 해결한다.

수율은 결국 ‘공정·설계·운영의 통합 점수’다.