하이브리드 본딩 (Hybrid Bonding)

하이브리드 본딩의 등장 배경

하이브리드 본딩은 ‘마이크로 범프의 다음 세대’ 인터커넥션 기술이다.

마이크로 범프의 피치는 25μm 수준이 한계이고, 더 미세하게 가면 솔더 볼이 작아 균일하게 형성하기 어렵고, 본딩 후 응력·결함 문제도 커진다.

그래서 ‘솔더 없이 다이를 직접 본딩하는’ 방식이 필요해졌고, 그 답이 하이브리드 본딩이다.

다이 표면에 매우 평탄한 SiO₂를 만들고 그 안에 Cu 패드를 매립한 뒤, 두 다이의 표면을 맞대어 본딩한다.

본딩 메커니즘: SiO₂ + Cu

본딩 메커니즘은 두 단계다.

먼저 두 다이의 SiO₂ 표면을 활성화(플라즈마 처리)한 뒤 맞대 압력을 가하면, SiO₂ 표면 사이에 ‘판데르발스 결합’이 형성된다.

그 다음 어닐(약 200~400도)로 처리하면 표면이 SiO–O–Si 결합을 이루며 강하게 결합되고, 동시에 Cu 패드가 어닐로 약간 팽창해 두 패드가 압착되며 Cu–Cu 결합이 형성된다.

결과적으로 두 다이가 SiO₂끼리, Cu끼리 직접 결합돼 매우 미세하고 강한 인터커넥션이 만들어진다.

W2W vs D2W

W2W(Wafer-to-Wafer)와 D2W(Die-to-Wafer)는 본딩의 두 모드다.

W2W는 두 웨이퍼를 통째로 본딩한다.

처리량이 높지만 두 웨이퍼의 다이 크기와 위치가 같아야 한다.

적층 CIS, 적층 D램 일부, 그리고 AMD V-Cache가 W2W 사례다.

D2W는 한 웨이퍼 위에 다이를 한 장씩 본딩한다.

다이 크기가 다르거나 KGD(Known Good Die)만 적층할 때 적합하다.

TSMC SoIC, 차세대 HBM 일부 옵션이 D2W 후보다.

D2W는 공정 시간이 길지만 유연성이 크고 수율 측면에서 유리하다.

표면 평탄도와 청결도

표면 평탄도와 청결도는 하이브리드 본딩의 결정적 도전이다.

본딩 직전 SiO₂ 표면은 nm 수준으로 평탄해야 하고, 입자가 거의 없어야 한다.

단 한 점의 입자가 본딩 인터페이스에 끼면 그 영역의 본딩이 되지 않거나 보이드가 생긴다.

그래서 CMP 공정도 ‘초저결함·초평탄 SiO₂ CMP’가 새로운 표준으로 도입되고, 세정·저장·핸들링이 매우 까다롭게 관리된다.

본더 장비도 일반 본더와 다르다.

EVG·SUSS 마이크로테크·디스코·도쿄일렉트론·한미반도체 같은 회사가 하이브리드 본더를 개발 또는 양산 공급한다.

응용: SoIC, CIS, V-Cache, HBM

응용은 점점 늘고 있다.

소니의 적층 CIS는 하이브리드 본딩으로 픽셀 다이와 로직 다이를 결합한 대표적 사례다.

AMD의 3D V-Cache는 CPU 다이 위에 SRAM 다이를 하이브리드 본딩으로 적층한 사례로, 게임용 Ryzen 일부 모델에 도입됐다.

TSMC의 SoIC는 다양한 다이를 하이브리드 본딩으로 적층하는 첨단 패키징 솔루션이다.

차세대 HBM(HBM4)에서는 일부 옵션으로 하이브리드 본딩이 검토되며, 양산 도입 시 HBM의 적층 단수와 대역폭을 다시 한 번 끌어올릴 수 있다.

신뢰성과 양산 도전

신뢰성과 양산 도전은 만만치 않다.

본딩 후 Cu 확산이 충분치 않으면 전기적 저항이 높아지고, 표면에 보이드가 있으면 본딩 인터페이스가 약해진다.

또 어닐 온도가 너무 높으면 디바이스에 영향을 주므로, 저온 어닐 기술이 함께 발전해야 한다.

양산에서는 시간당 처리량이 높지 않은 점이 약점이고, 본더 장비 수요가 빠르게 늘면서 장비 캐파도 새로운 병목이 되고 있다.

하이브리드 본딩은 첨단 패키징의 ‘기술적 최전선’이다.

적층 메모리, 칩렛, 3D 로직, 적층 CIS, 차세대 HBM이 모두 이 기술 위에 올라설 수 있다.

그래서 하이브리드 본딩 양산 캐파를 누가 먼저 확보하느냐가 다음 5~10년의 첨단 패키징 경쟁의 큰 변수로 꼽힌다.