DRAM PHY IP 디지털 회로 설계 및 검증 주니어 엔지니어 채용

AI 요약

주요 업무

• SoC Chip-top Integration 설계 지원
• 8nm MPW Chip-top Integration RTL 설계 및 검증 지원
• 4nm LP65 PHY Block RTL 설계 및 검증 지원

자격 요건

• 학사 이상 Digital 회로 설계 전공자
• System Verilog 활용 능력
• Synthesis, DFT, STA 관련 역량
• Place&Route 경험
• 해외 여행에 결격 사유가 없는 분

우대 사항

• PCIe, DDR, USB, MIPI, SerDes, Ethernet 등 High-speed Digital Interface 설계/검증 경험
• RTL 설계 가능자 (Verilog/System Verilog)
• Timing Closure 경험
• Scripting & Automation 능력
• 직무 관련 양산 프로젝트 경험
• 취업 보호 대상자 (보훈, 장애 등)

기술 스택 / 관련 분야