AI 반도체 SoC용 고속 인터페이스 PHY IP 설계 및 통합 엔지니어

AI 요약

주요 업무

• 고속 인터페이스 PHY IP(LPDDR4/5, PCIe Gen4/5, MIPI D-PHY/C-PHY 등) 설계, 구현 및 SoC 통합 주도
• 신호 무결성(SI) 및 전원 무결성(PI) 시뮬레이션 수행
• 실리콘 bring-up, 디버깅, PHY IP 특성 분석 및 표준 준수 검증
• 외부 IP 벤더 및 파운드리와 협업하여 PHY 성능 최적화 및 기술 요구사항 관리

자격 요건

• 전기공학, 전자공학, 컴퓨터공학 또는 관련 분야 학사 이상
• 고속 아날로그/혼합신호 설계 또는 PHY 관련 RTL 설계 경력 5년 이상
• DDR, PCIe, MIPI, USB 등 고속 직렬/병렬 인터페이스 프로토콜에 대한 깊은 이해
• Verilog/SystemVerilog를 활용한 RTL 설계 및 로직 합성 경험
• 복잡한 혼합신호 문제 디버깅 및 SoC 수준의 PHY 성능 최적화 분석 능력

우대 사항

• 삼성, TSMC 등 주요 파운드리에서 7nm, 5nm 이하 첨단 공정 노드 경험
• 고속 PHY IP 테이프아웃 및 실리콘 검증 성공 이력
• 자동차 기능 안전 표준(ISO 26262) 및 AEC-Q100 요구사항에 대한 이해
• Tcl, Python, Perl 등 스크립팅 언어를 활용한 설계 자동화 및 데이터 분석 능력
• RTL, Physical Design, Board Design 팀과의 크로스펑셔널 협업 능력

기술 스택 / 관련 분야